КСЦ7З100-2ФФГ900И – интегрисана кола, уграђена, систем на чипу (СоЦ)

Основна СоЦ архитектура

Типична архитектура систем на чипу састоји се од следећих компоненти:
- Најмање један микроконтролер (МЦУ) или микропроцесор (МПУ) или процесор дигиталних сигнала (ДСП), али може постојати више процесорских језгара.
- Меморија може бити једна или више РАМ, РОМ, ЕЕПРОМ и флеш меморије.
- Коло осцилатора и фазно закључане петље за обезбеђивање временских импулсних сигнала.
- Периферни уређаји који се састоје од бројача и тајмера, струјних кола.
- Интерфејси за различите стандарде повезивања као што су УСБ, ФиреВире, Етхернет, универзални асинхрони примопредајник и серијски периферни интерфејси, итд.
- АДЦ/ДАЦ за конверзију између дигиталних и аналогних сигнала.
- Кола за регулацију напона и регулатори напона.
Ограничења СоЦ-а

Тренутно је дизајн СоЦ комуникационих архитектура релативно зрео.Већина компанија за производњу чипова користи СоЦ архитектуре за производњу чипова.Међутим, како комерцијалне апликације настављају да теже коегзистенцији и предвидљивости инструкција, број језгара интегрисаних у чип ће наставити да се повећава и СоЦ архитектуре засноване на магистрали ће постати све теже да задовоље растуће захтеве рачунарства.Главне манифестације овога су
1. слаба скалабилност.Дизајн соЦ система почиње анализом системских захтева, која идентификује модуле у хардверском систему.Да би систем исправно функционисао, позиција сваког физичког модула у СоЦ-у на чипу је релативно фиксирана.Када је физички дизајн завршен, морају се извршити модификације, што може бити процес редизајнирања.С друге стране, СоЦ-ови засновани на архитектури магистрале су ограничени у броју процесорских језгара која се могу проширити на њих због инхерентног арбитражног комуникационог механизма архитектуре магистрале, односно само један пар процесорских језгара може да комуницира у исто време.
2. Са архитектуром магистрале заснованом на ексклузивном механизму, сваки функционални модул у СоЦ-у може комуницирати са другим модулима у систему тек када стекне контролу над магистралом.У целини, када модул стекне права арбитраже на магистрали за комуникацију, остали модули у систему морају чекати док се магистрала не ослободи.
3. Проблем синхронизације једног сата.Структура магистрале захтева глобалну синхронизацију, међутим, како величина функције процеса постаје све мања и мања, радна фреквенција брзо расте, достижући касније 10ГХз, утицај узрокован кашњењем везе биће толико озбиљан да је немогуће дизајнирати глобално стабло сата , а због огромне мреже такта, његова потрошња енергије ће заузети већину укупне потрошње енергије чипа.